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Screenshots of output
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FOUR BIT PARITY
<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="3.3.1" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="appear" val="center"/>
<a name="facing" val="west"/>
<a name="fanout" val="4"/>
<a name="incoming" val="4"/>
</tool>
<tool name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Probe">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Tunnel">
<a name="width" val="4"/>
</tool>
<tool name="Clock">
<a name="facing" val="north"/>
</tool>
<tool name="Constant">
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<a name="width" val="3"/>
</tool>
</lib>
<lib desc="#Gates" name="1">
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</lib>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
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</lib>
<lib desc="#Arithmetic" name="3"/>
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<a name="appearance" val="logisim_evolution"/>
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<tool name="T Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<tool name="J-K Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<tool name="S-R Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="4"/>
</tool>
<tool name="Counter">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Shift Register">
<a name="appearance" val="logisim_evolution"/>
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<tool name="Random">
<a name="appearance" val="logisim_evolution"/>
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<tool name="RAM">
<a name="appearance" val="logisim_evolution"/>
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<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
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<a name="halign" val="center"/>
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</lib>
<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#Input/Output-Extra" name="10"/>
<lib desc="#Soc" name="11">
<tool name="Rv32im">
<a name="SocBusSelection" val=""/>
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<tool name="Nios2">
<a name="SocBusSelection" val=""/>
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<tool name="SocBus">
<a name="SocBusIdentifier" val="0x00000175848DC786d6e64a7"/>
</tool>
<tool name="Socmem">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocPio">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocVga">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
</tool>
</lib>
<main name="implementation"/>
<options>
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<a name="simlimit" val="1000"/>
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<mappings>
<tool lib="8" map="Button2" name="Menu Tool"/>
<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
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<toolbar>
<tool lib="8" name="Poke Tool"/>
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<sep/>
<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
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<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
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<sep/>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
<tool lib="1" name="XOR Gate"/>
<tool lib="1" name="NAND Gate"/>
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<sep/>
<tool lib="4" name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
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<a name="appearance" val="logisim_evolution"/>
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<circuit name="implementation">
<a name="appearance" val="logisim_evolution"/>
<a name="circuit" val="implementation"/>
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<a name="label" val="Clk"/>
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<a name="facing" val="east"/>
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<a name="facing" val="east"/>
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<comp lib="0" loc="(130,50)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="EnableIn"/>
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<comp lib="0" loc="(130,80)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="InputBitIn"/>
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<comp lib="0" loc="(160,130)" name="Tunnel">
<a name="label" val="Clk"/>
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<comp lib="0" loc="(160,50)" name="Tunnel">
<a name="label" val="Enable"/>
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<comp lib="0" loc="(160,80)" name="Tunnel">
<a name="label" val="InputBit"/>
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<comp lib="0" loc="(740,190)" name="Pin">
<a name="appearance" val="NewPins"/>
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<a name="label" val="IsEvenOut"/>
<a name="output" val="true"/>
</comp>
<comp lib="1" loc="(210,420)" name="AND Gate">
<a name="size" val="30"/>
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<comp lib="1" loc="(210,460)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate0" val="true"/>
<a name="negate1" val="true"/>
<a name="size" val="30"/>
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<comp lib="1" loc="(210,500)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate1" val="true"/>
<a name="negate2" val="true"/>
<a name="size" val="30"/>
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<comp lib="1" loc="(210,540)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate0" val="true"/>
<a name="negate2" val="true"/>
<a name="size" val="30"/>
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<comp lib="1" loc="(210,580)" name="AND Gate">
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,620)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate0" val="true"/>
<a name="negate1" val="true"/>
<a name="negate2" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,660)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(210,700)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(220,300)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(220,350)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(270,310)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(270,360)" name="AND Gate">
<a name="negate1" val="true"/>
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(300,480)" name="OR Gate">
<a name="inputs" val="4"/>
</comp>
<comp lib="1" loc="(300,600)" name="OR Gate">
<a name="inputs" val="4"/>
</comp>
<comp lib="1" loc="(360,330)" name="OR Gate"/>
<comp lib="1" loc="(600,240)" name="AND Gate">
<a name="inputs" val="3"/>
<a name="size" val="30"/>
</comp>
<comp lib="4" loc="(390,330)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="1"/>
</comp>
<comp lib="4" loc="(390,450)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="1"/>
</comp>
<comp lib="4" loc="(390,570)" name="Register">
<a name="appearance" val="logisim_evolution"/>
<a name="width" val="1"/>
</comp>
<wire from="(100,420)" to="(120,420)"/>
<wire from="(110,320)" to="(130,320)"/>
<wire from="(110,380)" to="(370,380)"/>
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</circuit>
</project>
VENDING CIRCUIT
<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="3.3.1" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Splitter">
<a name="appear" val="center"/>
<a name="facing" val="west"/>
<a name="fanout" val="3"/>
<a name="incoming" val="3"/>
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<tool name="Pin">
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<tool name="Probe">
<a name="appearance" val="NewPins"/>
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<tool name="Tunnel">
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<tool name="Clock">
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<tool name="Constant">
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<lib desc="#Gates" name="1">
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<lib desc="#Plexers" name="2">
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<tool name="Demultiplexer">
<a name="enable" val="false"/>
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<lib desc="#I/O" name="5"/>
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use ieee.std_logic_1164.all;
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--Insert input ports below
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--Insert output ports below
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cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
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<tool name="Socmem">
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<tool name="SocPio">
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<tool name="SocVga">
<a name="SocBusSelection" val=""/>
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<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
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